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Processeurs de signaux et logique programmable

Code UE : ELE119-PAR

  • Cours + travaux pratiques
  • 6 crédits
  • Volume horaire de référence
    (+ ou - 10%) : 50 heures

Responsable(s)

Public, conditions d’accès et prérequis

Avoir un niveau bac + 2, posséder des connaissances en électronique numérique combinatoire et séquentielle, en traitement de signal, en assembleur sur microprocesseur et avoir déjà utilisé un langage évolué tel que Basic, Fortran, C, Pascal...

Présence et réussite aux examens

Pour l'année universitaire 2022-2023 :

  • Nombre d'inscrits : 20
  • Taux de présence à l'évaluation : 60%
  • Taux de réussite parmi les présents : 67%

Objectifs pédagogiques

  • Compléter sa formation en électronique numérique.
  • Programmer un processeur de signal (DSP) en C et en assembleur, pour réaliser des traitements en temps réel. 
  • Connaître les outils et les techniques de programmation de différents composants logiques programmables, principalement les FPGA, ainsi que les bases du langage VHDL.

Mots-clés

ELE119 est composée aux 2/3 de travaux pratiques.
Processeur des signaux (DSP)
  • Architecture des DSP, différences par rapport aux microprocesseurs
  • Chaîne d'acquisition et de traitement du signal,
  • Programmation en virgule fixe, notions d'optimisation et de profiling
  • Le DSP Texas TMS320C6713 : architecture, carte de développement, outil de développement (Code Composer)
  • Mise en œuvre de filtrages numériques, synthèse directe de fréquence, modulation et démodulation en prenant en compte les contraintes temps réels.
  • Découverte et utilisation de Code Composer.
Logique programmable
  • Les familles de circuits logiques programmables (PROM, PAL, EPLD, FPGA).
  • La technologie propre à chaque famille.
  • Les performances et les domaines d'utilisation.
  • Les outils de travail :
  • Saisie de schéma
  • Synthèse logique et langage VHDL
  • Simulation fonctionnelle et dynamique
  • Implémentation du circuit et test
  • Usage des outils XILINX.

ELE119 est composée aux 2/3 de travaux pratiques. Les 4 séances de regroupement obligatoires servent à valider sur maquette FPGA/DSP les TP réalisés en simulation à la maison. 
Il y a 2 séances à la fin de la partie FPGA et 2 séances à la fin de la partie DSP. Un examen théorique d'environ une heure est organisé à la fin de chaque partie FPGA/DSP.

  • C. ALEXANDRE : Processeurs de signaux et logique programmable. 2 parties
  • JESSE H. JENKINS : Designing with FPGAs and CPLDs (Prentice Hall)
  • C. TAVERNIER : Circuits logiques programmables (Dunod)

Cette UE apparaît dans les diplômes et certificats suivants

Contact

EPN03 - Easy
292 rue Saint-Martin 11-B-2
75141 Paris Cedex 03
Tel :01 40 27 24 81
Virginie Dos Santos Rance
Voir le site

Centre(s) d'enseignement proposant cette formation

  • Centre Cnam Paris
    • 2024-2025 2nd semestre : Formation hybride soir ou samedi
    • 2025-2026 2nd semestre : Formation hybride soir ou samedi
    • 2026-2027 2nd semestre : Formation hybride soir ou samedi
    Comment est organisée cette formation ?
    2024-2025 2nd semestre : Formation Hybride soir ou samedi

    Dates importantes

    • Période des séances du 03/02/2025 au 07/06/2025
    • Période d'inscription : du 10/06/2024 à 10:00 au 14/03/2025 à 23:59
    • Date de 1ère session d'examen : la date sera publiée sur le site du centre ou l'ENF
    • Date de 2ème session d'examen : la date sera publiée sur le site du centre ou l'ENF

    Précision sur la modalité pédagogique

    • Une formation hybride est une formation qui combine des enseignements en présentiel selon un planning défini et des enseignements à distance avec ou sans planning défini.